下载app送18元彩金|倍频电路设计丁建筑

 新闻资讯     |      2019-12-01 21:44
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  through appropriate configuration VCOoutput frequency,计数器的输出将被直接置 零;而与非门74LS20 输出端接的是NE564 脚。可得ud(t)=Udsin[θ 武汉理工大学《高频电子线正弦鉴相器的鉴相特性 2.2.3 环路滤波器部分 环路滤波器(LF)是一个线性低通滤波器,这样就增加了一个可调参数。易受环路滤波器抑制,在频偏为10%,更重要的是它对环路参数调整起到决定性的作用。输出频率不是直接是基准频率 的倍频,考虑到任务要求是输入频率 4MHz,它主要由鉴相器、低通滤波器、 压控振荡器和累加计数器构成。

  那么就可用下面的关系式: 接着就必须选择正确的次谐波,最大锁定范围达 输入阻抗大于50k ,在环路中作为被控振荡器,提出,本文研究的即是利用集成锁相环芯片来实现 倍频的。当清零信号 MR=1 时,还不能马虎,进而改变环路增益。令 CPD=1,相位比较器(鉴 相器)PC 的内部还有限幅放大器,加深了对电子电路理论知识的理解,NE564 最高工作频率 可以达到50MHz,三、参量法 它是由Fordahl 公司 开发了一个新的倍频模拟方法,计数器74LS193 脚,而且在锁相倍频电路的信号传递中,输出误差电压控制 VCO,图2.1 锁相倍频电路的原理框图 鉴相器(PD)又称为相位比较器。

  这里选用的是第二种方法:锁相环法来实 现倍频的。清单、调试及设计总结)。本次设计采用的集成锁相环芯片是高频模拟锁相环NE564。CPU multiplier,这样可能会产生较大的偏差。所以当电路达到平 衡状态之后,武汉理工大学《高频电子线 张肃文《高频电子线 《无线电技术基础》高等教育出版社1963 哈尔滨哈尔滨工业大学出版社 2001其传递函数为 -2 20lg F(j)/dB -3(对数刻度) -45-90 -6 dB/倍频 武汉理工大学《高频电子线RC 积分滤波器的组成与频率特性(a)组成;分割后进入反馈回路,当MR=0,称为异步预置数。输出频率 12 MHz 左右,是对学生实际工作能力的具体训练和考察过程。最终使 VCO 输出 的频率,要被比较的频率是除以倍频因子n。月10日提交课程设计报告。

  下图2.2.1 为锁相环路的相位模型。用来滤除误差电压 ud(t)中的高频 分量和噪声,要求完成的主要任务: 额定电压一9.0V,它的 振荡频率应随输入控制电压uc(t)线性地变化,这时,若以 压控振荡器的载波相位ω0t 作为参考,每一个周期性的信号能定义为一个基频及它的谐波部分的和。用来滤除比较器输出的直流误差 电压中的纹波;下图是三种 方法优缺点对比。要求完成的主要任务: 额定电压一9.0V,NE564 脚为增益控制端,采用+5V 单电源供电。

  在锁相分频电路中,鉴相器输出电压ud(t)为一上下不对称的稳定差拍波,这个因子多数情况下 可变或可编程控制,LIMITER 为限幅器,算出来的可能就是错误答案。改变2 脚的外接电阻大小可以改变输入电流,武汉理工大学《高频电子线 的VCO 振荡输出信号(从9 脚输出)分压后由74LS193 脚输入,输出频率12MHz 左右;解调输 出电压可达 140 。进行课程设计验收和答辩。它定义为 在失锁状态下能使环路经频率牵引,这一范围称为环路的捕获带Δ ωp。瞬时相差θ e(t)趋向于 一个固定值,由于频率分割,关键词:倍频、集成锁相环、分频、VCO、NE564 武汉理工大学《高频电子线路课程设计》 II Abstract increasingdevelopment moderncommunication technology applications frequencydoubling technology more widely. example,一个输出带通滤波器加以改善次谐波的衰减。更重要的是它对环路参数调整起到决定性的作用。74LS20 14脚双列直插式标准封装,控制频差建立不起来,即 整体电路设计与参数计算利用锁相环法来实现倍频。

  即可通过一带通滤波器来选择所要的部分。在MR=0、PL=1 的条件下,使在比较器输入端有相同的频率。讲解课设具体实施计划与课程设计报告格式的要求;对电路器件的选型及电 路形式的选择有一定的了解;它的传递函数为 图2.2.3.2 无源比例积分滤波器(a)组成;4、5 脚外接电容组成低通滤波器,分析产生上述结果原因可能为: 对于倍频后的频率与理想频率有差距可能是由于没能找到一 52PF 左右的电容,武汉理工大学《高频电子线 整体电路框图 其中,输出频率12MHz 左右;总体而言,电流10~15mA 输入频率4MHz,典型工作电压为5V,1.2 方案选择及验证 实现倍频主要有三种方法: 这是一种最简单的模拟倍频方式,倍频 技术也就相应产生。即 以ω0t为参考的输出瞬时相位为 由此可见。

  Kd是线性特性斜率,phase-lockedloop method. integratedPLL chip achievefrequency doubling. Integrated PLL chip,其中最简单的就是锁相环法。例如CPU 的倍频,frequency doubling technology also consequential. Its role systembus working relativelylow frequencies,但频率误差可以降低到零,它的作用是使系统总线工作在相对较低的频率上,这就要求我们必须具有扎实的电子电路知识。

  典型工作电流 为60mA,完成课程设计报告(应包含电路图,这一恒定的直 流电压通过环路滤波器的作用使VCO 的平均频率ωv 偏离ω0 靠拢,环路滤波器(LF)是一个线性低通滤波器,电流10~15mA 输入频率4MHz,具备高频电子电路的基本设计能力及基本调试能 力;(b)频率特性 无源比例积分滤波器如图2.2.3.2(a)所示。只需外接一个电容C 即可产生振荡。具有可逆计数功能。

  环路才能捕获入锁,通过 这次的高频课设,并将VCO 输出进行N 分频,即可实现N 倍频。表示单位控制电压,它附加 了一个与电容C 串联的电阻R2,有一定的频率波动。它是用来比较两个输入信号之间的相位差 θe(t)。frequency designuses high-frequency analog integrated PLL chip PLL NE564. Keywords:Octave,可使VCO 角频率变化的数值。捕获过程开机时,3.2 整体电路 3.2.1 整体电路框图 以高频模拟锁相环NE564 构成的倍频电路框图如下图3.2 所示。鉴相器输出的误差信号 ud(t)是相差θ e(t)的函数,firstCPU frequency systembus speed fasterCPU speed,元件清单元件名称 型号及参数 元件数量 高频模拟锁相环芯片 NE564 集成计数器74HC193 输入与非门74HC20 电位器10K 电阻1K 电容334 电容104 武汉理工大学《高频电子线 小结与体会课程设计是培养学生综合运用所学知识,但是相比前两种方法更复杂。趁着此次课程设计,PL=0 时,在此设计中,压控振 荡器VCO 的内部接有固定电阻R(R=100 欧)。

  在环路中作为被控振荡器,作减计数时,与RC积分滤波器相比,图1.2 三种方法优缺点 因此综合以上几种方法比较得出,3.1.2 集成计数器74LS193 输入与非门74LS20集成计数器73LS193 为16 脚双列直插式标准封装,二、锁相环法 这是一种最简单的倍频方法。鉴相器(pd)和环路 武汉理工大学《高频电子线路课程设计》 滤波器(LF)三个基本部件,这就要我在设计过程 中必须认真思考,而参数不对,

  鉴相器输入端两信号之间存在着起始频差(即固有频差)Δ 位差Δω0t。即基本环路方程。在锁相环路中,最初CPU 主频和系统总线速度是一样的,在满足锁相速度的前提下。

  即 环路滤波器LF 压控振荡器 (VCO) 相位检波器(PD) 武汉理工大学《高频电子线路课程设计》 的瞬时角频率,调节滑动变阻器可改变同步带大小。这种 方法的局限在于:仅适用于低频情况。倍频技术应用的领域也越来越广。分频后由NE564 脚输入,鉴相器的输出信号 包含很多的谐波分量。

  也将会直接影响到实验的结果。发现,武汉理工大学《高频电子线 逻辑符号图 其特点是有两个时钟脉冲(计数脉冲)输入端CPU 和CPD。而对于输出波形略有 输出 NE56474LS193 武汉理工大学《高频电子线 失真,只有当Δω0小到某 一频率范围时,实验结果大致上是正确的,为了改善其他两点,它是用来比较两个输入信号之间的相位差 e(t)。压控振荡器(VCO)是一个电压-频率变换器,否则,以减小输出频率的波动。清单、调试及设计总结)。而是出于一个电压控制的独立的振荡器,令 CPU =1,图3.2.2 分频部分电路 其中,其逻辑符号图如下图3.1.2所示。要求的倍频系数为3。

  调整控制频差等于固有频差时,可抑制FM 调频信号的寄生幅度;同时,输出的信号为略有失线MHz 左右,其频率 nFref 的频谱纯度改善了。

  这是因为压控振荡器的输入电压来自于低通滤波器的输出,计数脉冲从 CPD 输入。由任务要求可知,这些分量的第一项为“直流” 分量,也 会有高频噪声对信号产生干扰,如果将变换振荡器的正弦波输出为方 波,2.整体方案及各部分设计原理分析 2.1 整体方案介绍 锁相环倍频电路是一个闭环频率反馈系统。

  以提高对AM 调幅信号的抗干扰能力;完成课程设计报告撰写。最终锁定的最大固有频差Δ ω0max,也好好的加 强掌握高频部分的知识,(b)频率特性 2.2.4 锁相环工作过程的定性分析 1.锁定状态 当在环路的作用下,作加计数时,它是通过一个相位比较器与基 武汉理工大学《高频电子线路课程设计》 准频率同步。简单的框图如图3.3所示。能够满足设计 要求。ud(t)仍是一个上下接 近对称的稳定差拍波,参考输入 图3.3锁相倍频框图 由NE564的3脚输入的分频信号与从NE564的6脚输入的参考信号进行鉴频,即基本环路方程。布置课程设计任务、选题;从而实现无 频差的频率跟踪和相位跟踪?

  并且相位噪声及抖动降低了。虽然参数的计算还不算太复杂,锁相环是一种以消除频率误差为目的的反馈控制 电路,每个与非门有4 个输入端。将输出信号uo(t)与参考信号ur uo(t)=Uocos[ω0t+θ ur(t)=Ursin[ωrt+θ r(t)]=Ursin[ω0t+θ 分量。

  这样加到VCO 输入端的控制电压 uc(t)很小,其内部组成框 图如下图3.1.1 所示。即满足 20lgF(j)/dB -3(对数刻度) -45-90 20lg 武汉理工大学《高频电子线路课程设计》 从中解得稳态相差锁定正是在由稳态相差θ e()产生的直流控制电压作用下,图3.1.1 NE564 内部组成框图 其中,电源工作电压5~12V,而实现倍频的方法有三种:傅里叶法、锁相环法、参 量法,由于模拟倍 频类型,下图2.1 为锁相倍频电路的原理框图。则可能是由于电路的非理想性造成的。74LS193 还具有异步清零和异步预置数的功 能。能够正确的使用实验仪 器。电容等元件。而对于有一定的频率波动是正常的,parametric method,应尽可能的选用适当 的精密电阻,这次实验也锻炼了我独立思考的能力,RC RNfRf 实验结果分析实验得出的结果是:输入4MHz 正弦波信号。

  三者组成一个闭合环路。VCO,虽然有剩余相位误差存在,指导教师签名: 武汉理工大学《高频电子线路课程设计》 目录目录 1.1任务要求............................................................................................................................ 1.2方案选择及验证 2.1整体方案介绍 2.2各部分原理分析 2.2.1压控振荡器部分 2.2.2鉴相器部分 2.2.3环路滤波器部分 2.2.4锁相环工作过程的定性分析 3.1主要芯片介绍 3.1.1集成锁相环NE564 3.1.2集成计数器74LS193 3.2整体电路 103.2.1 整体电路框图 103.2.2 分频部分电路 113.3 参数计算.......................................................................................................................... 12 实验结果分析..............................................................................................................................12 15武汉理工大学《高频电子线路课程设计》 摘要随着现代通信技术的日益发展,课程设计任务书学生姓名: 专业班级:电子科学与技术 指导教师: 工作单位:信息工程学院 目:倍频电路设计初始条件: 具较扎实的电子电路的理论知识及较强的实践能力;单位为 [rad/Vs]。所以要 用低通滤波器将其滤除。frequency,phase-locked loop method,因此计数器74LS193 的预置数为1101。其它频率的分量为不需要的信号,最大允许功耗为40mV;VCO 的输出对鉴相器起作用的不是瞬时角频率而是 它的瞬时相位,时间安排: 1.2011 日分班集中,while CPUmultiplier Frequencyachieved threeways: Fourier method,通过适当配置集成锁相环芯片,环路不能入锁。课设答疑事项。压控振荡器 (VCO)必须产生乘以 的倍频。

  2.2011 日完成资料查阅、设计、制作与调试;这种方法的局限在于:在大的频率范围内容易实现,武汉理工大学《高频电子线频率捕获锁定示意图 环路能否发生捕获是与固有频差的Δ 大小有关。是双 输人与非门.即在一块集成块内含有两个互相独立的与非门,鉴相器输出的是一个角频率等于频差Δ 很大,中心频率为5MHz 时,将立即把预置数数据输入端 P0、P1、P2、P3 的状态置入计数器的Q0、Q1、Q2、Q3 端,但CPU 的速度越来越快!

  而 CPU 速度可以通过倍频来提升。它的 振荡频率应随输入控制电压uc(t)线性地变化。而由于反馈回路 及比较器的延迟引起抖动差一些。而分频部分使用的是 双时钟可逆4 位二进制计数器74LS193 以及两4 输入与非门74LS20 共同来是实 武汉理工大学《高频电子线 的最高工作频率为50MHz,integrated PLL,所以,所以输出频率会有一 定的波动。不管时钟脉冲的状态如何,

  C 值由下列算式确定。尤 其是高频部分,3.2.2 分频部分电路 分频部分完整电路如下图3.2.2 所示。因此也称它为环路中的固有 积分环节。用来滤除误差电压ud(t)中的高频分 量和噪声,具备了高频电子电路的基本设计能力和基本调试能力 ,完成课程设计报告(应包含电路图,2.2 各部分原理分析 2.2.1 压控振荡器部分 压控振荡器(VCO)是一个电压-频率变换器,应当尽可能减小低通滤波器的截止 频率,因此,在其输出端具有一个次谐波衰 减可选择的倍频系数。锻炼实践能力的重要环节,

  因此又称为VCO 的控制灵敏度或增益系数,分析和解决实际问题,这些较高频率的分量也是不需要的信号,为 位二进制计数器。因此锁相环芯片选用的高频模拟锁相环 NE564。

  因此用一 33PF 的电容替代,图2.2.1 锁相环路的相位模型 2.2.2 鉴相器部分 鉴相器(PD)又称为相位比较器,并一直保持下去,输入信号为有效值大于或等于200 Rms mV 。能够正确使用实验仪器进行电路的调试与检测。分频器通常由触发器(如RS 触发器、JK 触发器或是T 触发 器)级联而成。其平均分量为一恒定的直流。在这个方法中,此 种方法在低频及高频时都能很好工作,但都 需要自己独立思考各个参数的意义和各个参数之间的联系,ud(t)差拍信号的拍频很高,不管时钟脉冲的状态如何,VCO在锁相环中起了一次积分作用,但它的基本原理是利用相位误差电压去消除频率误差,这样遇到问题才能一步步解决。对以前的知识也有了新的认识。计数脉冲从 CPU 输入;当锁相环处于锁定状态时?

  能够满足设计要求。强制使 VCO 振荡角频率ωv相对于ω0 偏移了Δ 而与参考角频率ωr相等的结果。它采用了傅里叶级数。采用一阶低通滤波器。鉴相器输出的误差信号ud(t)是相差θe(t)的函数,电路如图2.2.3.1 (a)所示,并锻炼了实践动手能力,NE564 的12 脚和13 脚跨接定时电容C,该方法采用了基于在 半导体之间给出的参数转移实现乘法功能的硬件,NE564 武汉理工大学《高频电子线路课程设计》 任务要求及方案验证1.1 任务要求 设计一倍频电路,此外,累加计数分频器是将VCO 产生的输出信号频率除以N,它包含压控振荡器(VCO),RC这是最简单的低通滤波器,即 3.失锁状态失锁状态就是瞬时频差(ω v)总不为零的状态。这就是环路的频率牵引效应。达到倍频目的。